고 임피던스 입력전압 증폭회로 관련 질문

Question

고임피던스 전압의 3배 증폭이 목적

전압 분배기의 저항을 1 Gohm을 사용하여, 출력되는 고임피던스 전압을 입력전압으로 사용하고자 합니다.

고임피던스 전압을 입력 전압으로 이용하기 때문에 임피던스를 낮추기 위해 buffer를 연결 및 3배 증폭하고자 합니다.

이를 위해 high-impedance op-amp (opa129, rail-to-rail, ultra-low current bias: 100 fA) 를 선정 및 PCB 기판을 이용하여 guard ring을 포함하여 구현하였으나, voltage follower를 통한 출력 전압은 5 V가 아닌 op-amp operating voltage로 인가한 +-10 V 중 음전압 compliance에 걸린 것과 같은 결과 -9.2 V를 보였으며, 증폭이 제대로 되지 않음을 보였습니다 (증폭용 op-amp를 통과한 최종 출력 전압 +9.2 V).

고임피던스 전압 증폭을 위한 다른 방안이 있는지 여부 문의합니다.

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Answer 1

안녕하세요. 조규현 전문가입니다.

고임피던스 전압을 3배 증폭하려는 상황에서 voltage follower 출력이 op-amp의 음전압 컴플라이언스 제한에 걸려 정상 출력되지 않는 현상은 주요 원인으로 보입니다. 즉, 입력 신호가 고임피던스일수록 안정적인 버퍼링과 증폭이 어려우며, op-amp의 전원 전압 범위 내에서 출력이 제한되는 문제가 발생합니다. 특히 rail-to-rail op-amp라도 입력과 출력 전압 범위 제한에 의해 동작 영역이 좁아질 수 있어, 올바른 동작을 위해서는 전원 전압과 입력 신호 레벨, op-amp 특성을 면밀히 검토할 필요가 있습니다.

이 문제를 해결하기 위해서는 첫째, op-amp의 operating voltage를 조정하거나, 더 넓은 컴플라이언스 범위를 가진 초저전류 고임피던스 버퍼를 고려하는 방법이 있습니다. 둘째, 입력 전압 분배기 출력을 낮춰 op-amp 입력 범위에 맞게 조정하거나, 부가적인 게인 스테이지를 분리해 단계별로 증폭하는 방안이 도움이 될 수 있습니다. 셋째, PCB 구현 시에는 PCB 레이아웃과 가드 링 사용이 매우 중요하므로, 이를 최적화하여 누설 전류와 잡음을 최소화하는 것도 필요합니다. 마지막으로, 마이크로 암페어 이하의 입력 바이어스 전류를 가진 op-amp를 선택하고, 실험 환경에서 주변 환경 영향도 최대한 차단하는 것이 안정적인 고임피던스 증폭을 위해 필수적입니다.

종합적으로 고임피던스 신호 증폭은 작은 전류와 노이즈에 매우 민감하므로, 단일 op-amp로 증폭하는 것보다는 입력 신호 조절, 다단계 증폭, 간섭 제거 등 여러 측면을 조합해 설계하는 것을 권장드립니다. 추가적으로 구체적인 회로도와 부품 스펙 검토 후 교정하는 작업이 필요할 것으로 보입니다.

참고 부탁드립니다.

Answer 2

안녕하세요. 조일현 전문가입니다.

관련 문제는 주로 접지 또는 전원 문제 혹은 입력 바이어스 전류에 의한 전압 강하로 보여 집니다.

관련 문제가 없다면 JFET 입력 OP-AMP를 활용한 단일 OP-AMP 비반전 증폭 회를 구성하는 것이 효과적인 대안일 수 있습니다.