NAND2 4개가 연결된 회로를 설계하는데 NMOS PMOS를 어떤 사이즈로 잡아야 하는지 모르겠어요ㅠㅠ

툴은 cadence 사용중이며 45nm 설계환경입니다.

그림과 같이 설계하는 중인데 X,Y,Z의 사이즈는 구했습니다. 이제 nmos, pmos를 이용해서 구현해야 하는데, W/L을 어떻게 잡아야 할지,,,ㅜㅜ 일단 유닛 인버터의 W/L은 120/45입니다!

먼저 NAND2는 각각 두개의 nmos, pmos를 사용하잖아요? 그러면 사이즈가 4인 NAND2를 디자인 할 때에는 각각의 nmos와 pmos의 사이즈를 1로 디자인해야 하는걸까요? 자세히 알려주시면 감사하겠습니다,,!